AI运算需求快速攀升，记忆体架构加速由平面走向垂直整合，三星电子记忆体产品规划部门副总裁崔璋石（Jangseok Choi）于SEMICON Taiwan记忆体高峰论坛宣布，三星将以「CUBE」策略推进3D架构，涵盖新一代zHBM及zNAND-O，分别瞄准AI资料中心与装置端AI市场，其中，zHBM效能目标最高较HBM4E提升八倍，zNAND-O则规划2028年推出样品。

崔璋石表示，AI产业正由生成式AI迈向可自主推理及采取行动的代理式AI（Agentic AI），即时回应、资料传输频宽与能源效率的重要性同步提高，传统2D架构已逐渐面临瓶颈，透过「Z轴」进行3D整合，将成为释放下一阶段AI运算能力的关键。

三星提出的CUBE策略，聚焦容量（Capacity）、利用率（Utilization）、频宽（Bandwidth）及效率（Efficiency）四大面向，借由垂直堆叠，可在不增加印刷电路板面积下扩充容量，并缩短逻辑晶片与记忆体之间的传输距离，降低延迟、提高频宽，同时改善功耗与散热，提升每瓦效能。

在HBM产品布局方面，三星今年5月已开始出货业界首款12层HBM4E样品，当单一GPU配置四个HBM4E堆叠时，系统频宽最高可达每秒16TB；相较HBM4，每瓦效能提升20%，热阻降低10%，另外，三星也已著手开发HBM5，目标较HBM4E效能提高一倍，每瓦效能再提升20%，热阻降低20%。

三星并揭示突破传统2.5D架构的zHBM，现行HBM主要将处理器与记忆体并排放置，zHBM则把记忆体直接堆叠于处理器上方，大幅缩短资料移动距离，相较HBM4E，三星设定zHBM效能最高提升八倍、每瓦效能提升三倍，热阻降低75%至90%，借此突破AI加速器的频宽及散热限制。

装置端AI方面，三星提出3D储存方案zNAND-O，结合V10 BV-NAND与矽穿孔（TSV）技术，垂直堆叠多个V-NAND晶片，再透过UCIe介面与神经网路处理器（NPU）整合於单一封装，zNAND-O位元密度可达DRAM的十倍，读取频宽则为传统NAND Flash的七倍，计划2028年启动样品供应。

三星指出，新一代V10技术导入键合技术，位元密度较前一代提升58%，I／O速度提高33%，功耗下降25%至26%，未来并将运用晶圆对晶圆键合及混合铜键合，持续缩小互连间距、降低热阻。凭借记忆体、逻辑晶片、晶圆代工与先进封装的整合能力，三星将深化与台湾半导体供应链合作，共同推进下一代3D IC发展。