台积电二奈米正式进入放量，先进封装也同步加速升级。从N2、A16到CoWoS、SoIC与CoPoS，AI晶片竞争正从制程微缩一路延伸至系统整合。伴随资本支出持续扩张，设备、材料、封测等供应链，也迎来下一波成长机会。

【文／吴旻蓁】

当全球半导体产业全面迎向ＡＩ时代，先进制程的竞赛，也开始出现新的变化。过去几十年，晶片产业几乎沿著摩尔定律一路向前，谁能把电晶体做得更小、更密，谁就有机会取得效能与成本优势。但到了ＡＩ时代，单靠制程微缩已经愈来愈难满足晶片设计需求。原因很直接。

现在一颗高阶ＡＩ晶片，不只有ＧＰＵ或ＣＰＵ，还要整合多颗高频宽记忆体（ＨＢＭ），甚至将不同功能的Chiplet小晶片封装在一起。晶片愈做愈复杂，半导体竞争也不再只是几奈米的较量。

对台积电来说，二奈米因此不只是三奈米之后的下一个制程节点，而是另一个更大的起点。二五年第四季N2制程正式进入量产，二六年开始加速爬坡，新竹与高雄二奈米产能陆续开出。与过往先进制程主要由智慧型手机率先采用不同，这一轮二奈米需求，同时来自行动装置、高效能运算与ＡＩ。

二奈米效能与功耗同步升级

二奈米最大的技术变化，首先发生在电晶体本身。从十六奈米一路到三奈米，台积电长期采用FinFET鳍式场效电晶体，透过立体鳍状结构，加强闸极对电流的控制。但制程持续微缩后，FinFET面对的漏电、功耗与效能问题也愈来愈难处理。到了二奈米，台积电正式跨入奈米片电晶体（Nanosheet）世代。

奈米片架构让闸极能更完整包复电流通道，提高对电流的控制能力，也让晶片在持续缩小尺寸的同时，进一步改善效能与功耗。根据台积电公布的技术资料，相较N3E制程，N2在相同功耗下，速度可提升约十至十五％；若维持相同速度，功耗则可下降约二五至三○％，晶片密度也可再提升逾十五％。

效能与功耗改善的改善对ＡＩ晶片来说尤其重要，因为现在ＡＩ资料中心最棘手的问题之一，已经不只是晶片够不够快，而是电力跟不跟得上。资料中心大量部署ＡＩ加速器，单颗晶片即使只省下一部分功耗，放大到整座机房后，累积下来就是可观的用电与散热成本。更重要的是，在电力供应有限的情况下，晶片愈省电，也代表同样的电力可以塞进更多算力。

因此，先进制程的价值正在改变。过去市场最在意的是速度提高多少，如今「每一瓦电可以换到多少算力」，愈来愈成为ＡＩ晶片的重要指标。这也让二奈米不只是一次制程升级，而是直接切进ＡＩ资料中心最现实的电力问题。

台积电对二奈米的布局，也不只停在N2。回头看五奈米、三奈米，台积电向来不是只推出单一制程，而是随著不同客户与应用需求，延伸出一整个制程家族。二奈米也走上同样的路。率先量产的是N2，接下来则有强化效能与功耗表现的N2P，以及主攻高效能运算市场的A16。N2P/A16皆规划于二六年下半年量产，让智慧型手机、ＣＰＵ、ＡＩ加速器等不同产品，都可以在二奈米平台上找到适合的制程。

其中，A16的变化又比N2P更进一步。除了采用奈米片电晶体，A16另一项关键技术，就是超级电轨（Super Power Rail; SPR）。

过去晶片正面同时要处理讯号传输与供电，电晶体愈密，金属线路也愈复杂。A16则把部分供电网路移到晶圆背面，让电力与讯号各走各的路，减少彼此干扰，也替晶片正面腾出更多空间。

对ＡＩ与ＨＰＣ晶片而言，背面供电的重要性尤其突出。因晶片整合大量运算核心，供电需求高、讯号线路复杂，如何降低供电损耗、把电力稳定送到各个运算单元，本身就是设计难题，因此背面供电的价值，也在高阶运算晶片上更加突出。

台积电预估，相较N2P，A16在相同电压下速度可再提升约八至十％；若维持相同速度，功耗可下降约十五至二○％，晶片密度最高可提升至约一．一倍。由此，从N2到N2P，再到A16，可以看出二奈米不会只是一代产品，而可望成为台积电未来数年的先进制程主力平台。

资本支出冲高带旺供应链

对此，也可见台积电资本支出持续扩张。其七月再将今年资本支出上修至六○○亿至六四○亿美元，其中约七○至八○％投入先进制程，约十％投入特殊制程，另有约十至二○％投入先进封装、测试、光罩及其他项目。而随著先进制程往前推进，不只是ＥＵＶ曝光机价格愈来愈高，薄膜沉积、蚀刻、清洗、研磨、量测乃至厂务系统等，都必须同步升级。（全文未完）

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